CV / Español / Verilog/SystemVerilog Developer
Información Personal
- Nombre: Santiago Rivera
- Dirección: Calle Ficticia 123, Ciudad Imaginaria, 00000
- Teléfono: +123 456 7890
- Correo Electrónico: [email protected]
Resumen
Ingeniero electrónico apasionado con más de 5 años de experiencia especializada en diseño y verificación de ASIC usando Verilog y SystemVerilog. Con capacidad probada para desarrollar productos complejos desde la concepción hasta la implementación, mejorar los procesos de verificación y trabajar en estrecha colaboración con equipos multidisciplinarios para cumplir con los requisitos técnicos y los plazos del proyecto.
Competencias Clave
- Diseño de ASIC y FPGA
- Verificación funcional
- UVM (Universal Verification Methodology)
- Solución de problemas y depuración de hardware
- Trabajo en equipo y comunicación efectiva
- Gestión de proyectos técnicos
Tecnologías y Certificaciones
- Lenguajes: Verilog, SystemVerilog, Python, C++
- Herramientas: ModelSim, VCS, Quartus II, Vivado
- Certificaciones: Certified Verification Engineer (CVER), Advanced Verification Methodology
Experiencia Profesional
ABC Technologies – Ingeniero de Verificación ASIC
Enero 2018 - Presente - Dirigido el diseño y la implementación de un proceso de verificación UVM para nuevos productos de ASIC, mejorando la eficiencia en un 30%. - Colaborado estrechamente con diseñadores para proponer mejoras en el diseño de ASIC y FPGA que resultaron en un 25% de aumento en el rendimiento del producto.
XYZ Semiconductores – Desarrollador Verilog
Marzo 2015 - Diciembre 2017 - Implementado algoritmos de cifrado en Verilog, logrando una implementación segura y eficiente de datos. - Participado en la revisión de código y en los procesos de depuración para asegurar la calidad y la eficacia de los diseños de hardware.
Educación y Formación
- Maestría en Ingeniería Electrónica y de Computadoras Universidad Nacional de Ingeniería, 2014
Licenciatura en Ingeniería Electrónica Universidad de Tecnología, 2012
Curso de Certificación en UVM Instituto de Diseño de Sistemas, 2016
Referencias
Julia Castro Gerente de Ingeniería, ABC Technologies [email protected] +123 456 8910
Carlos Méndez Senior Verilog Developer, XYZ Semiconductores [email protected] +123 456 7891